ベリフォアのサービスとケーススタディ

ベリフォアは2007年の設立以来、多数のハードウェア設計・検証プロジェクトを成功に導いてきました。
近年では事業領域が拡大し、AI、HPC（ハイパフォーマンスコンピューティング）、自動運転などの大規模プロジェクトにも参画し、確かな実績を積み重ねています。また、設立当初から大手OEM企業との強固な信頼関係を築いており、近年では半導体メーカーからの依頼も増えてきています。これは、当社が納期厳守・予算内での遂行・高品質な検証サービスを提供し続けることで、お客様からの厚い信頼と信用を獲得してきた証です。

サービス & テクノロジー

Services & Technologies
機能検証

私たちは、設計の信頼性と性能を確保するために、包括的な検証ソリューションを提供します。

  • 検証戦略策定
  • 検証プラン策定
  • 検証環境提案及び構築
  • 性能検証
  • 検証IP開発
  • 検証シナリオ開発
  • プロトタイピング
  • UI / GUI開発
テクノロジー
  • SystemVerilog
  • UVM
  • 制約付ランダム検証
  • カバレッジドリブン検証
  • ダイレクト検証
  • 制約付ランダム検証
  • フォーマル検証
  • シミュレータ/エミュレータ
デザインドメイン
  • AI
  • プロセッサ(RISC-V/ARM)
  • HPC
  • 自動運転
  • 画像処理
  • インターコネクト
  • メモリーコントローラ

自社開発ソリューション

Proprietary Solution
ソリューション
  • 検証アクセラレータ
    • 汎用FPGAボードを用いた検証アクセラレータ
    • テストパターンジェネレータ
      • 数学的アプローチ
      • カバレッジ100%を達成するための最小限テスト生成
  • 検証IP(Proprietary)
    • AMBA(APB/AHB/AXI)
    • Processor Bus IF
    • MEMC
    • Pixel In/Out

ケーススタディ

Case studies

RISC-VベースIPの階層化検証環境の構築

  • プロジェクト概要：
    • RISC-Vベースの複数IPに対応し、再利用性・移植性を重視した階層化検証環境の構築。
  • 課題:
    • 上位層ではPythonやCなどの汎用言語で検証シナリオを記述可能にし、下位層の検証環境（シミュレータ等）に依存せず、上位のシナリオを実行できる柔軟な仕組みを実現する必要がありました。
  • 導入ソリューション:
    • 階層構造に基づいた柔軟な検証環境の設計・実装
    • PythonおよびCによるシナリオ記述方式の導入
    • iTGVを活用した、必要最小限のテストスイート自動生成による効率化
  • 成果：
    • 検証の基本環境を短期間で構築完了
    • 実システムを想定したドライランを問題なく完了し、有効性を確認

スケーラブルアレイプロセッサのRTL検証

  • プロジェクト概要：
    • ユニットあたり32個の実行ユニット（EU）を搭載した、コンフィギュラブルなスケーラブルアレイプロセッサのRTL検証プロジェクト。
  • 課題:
    • 最小構成でも32個のEUを備え、各ユニットを制御するRISCプロセッサが存在。命令の組み合わせは天文学的な数に達し、限られたリソースでいかに効率的に動作検証を行うかが大きな課題でした。
  • 導入ソリューション:
    • グリッド環境を活用したシミュレーションの高速化
    • UVMベースのカバレッジドリブン検証と、制約付きランダムシナリオによる包括的な動作網羅とコーナーケース検出
    • 自社開発のVIP（Verification IP）を活用した効率的な環境構築
  • 成果：
    • 検証エンジニア2名による6ヶ月間での短期間検証完了
    • 10件以上の致命的バグを発見し、ターゲットIPの機能動作を高精度に確認
    • リソース制限下でも高品質なRTL検証を実現

RISC-V拡張命令の動作検証

  • プロジェクト概要：
    • RISC-Vにおける独自拡張命令の動作検証を実施。
  • 課題:
    • 各拡張命令の正確な動作検証に加え、パイプラインハザードなど特殊条件下での動作の正当性を確認する必要がありました。
  • 導入ソリューション:
    • iTGVを用いたパイプラインハザード発生パターンの自動生成
    • 自動生成されたテストスイートをRISC-Vアセンブリコードに変換
    • SystemVerilogによるシミュレーション環境の構築
  • 成果：
    • すべての拡張命令における動作を確認
    • 拡張命令が基本機能に悪影響を与えないことを検証完了

インターコネクトの動作・性能検証

  • プロジェクト概要：
    • 数十個のMPUがバス経由で共有メモリにアクセスする構成において、インターコネクトの正確な動作と性能を検証。
  • 課題:
    • 全MPUのマスターモデルとメモリモデルの開発、さらにバスの性能を定量的に測定するためのモニタの開発が求められました。
  • 導入ソリューション:
    • SystemVerilogおよびUVMを用いたシミュレーション環境の構築
    • 各種オリジナルVIP開発、動作および性能検証のための専用モニタの実装
  • 成果：
    • インターコネクトにおけるバグフリー動作を確認
    • 性能検証結果をもとに、次世代バス開発に向けた改善点と課題を整理

画像処理向けIPブロックの設計・検証

  • プロジェクト概要：
    • 高解像度映像処理（4K／8K）を対象とした複数機能ブロックの仕様定義、RTL設計、および検証を担当。
  • 課題:
    • 画像生成、スケーリング、出力分割などの機能を含む大容量データの処理に対応するため、膨大なシミュレーションを高効率かつ短時間で実行する必要がありました。
  • 導入ソリューション:
    • シミュレーションとエミュレーションの併用による検証加速
    • 大容量データを短時間で処理可能とする独自ノウハウの適用
  • 成果：
    • 担当したすべてのブロックにおいてバグフリーを実現（製品化前の実チップ評価にて確認）
    • 開発スケジュール通りに検証フェーズを完了
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